事業案内 | 株式会社アーバネットデザイン

　※データをご用意して頂ければ、ご検討されているIPの評価用データを作成致しますので、お気軽にご連絡ください。

RTL IPラインアップ一覧(Verilog-HDL)

IP種別	IP説明（※別ページが開きます）
JPEG BaseDCT Encoder	低消費電力 1core多チャンネル 2倍速画像処理 (ASIC、FPGA搭載実績あり)
Video Encoder (SMPTE 170M, ITU-R BT.470-6準拠）	NTSC PAL (FPGA搭載実績あり)
フィールド内補間IP変換	フィールド内補間IP変換以外の処理 (FPGA搭載実績あり)
Scaler　Down　Sampling
エッジ強調
画像処理向け帯域圧縮	独自アルゴリズム固定圧縮率省ゲート・低レイテンシ画像処理部とメモリコントローラの間に挿入することで、メモリの帯域を減らすことができます。 (ASIC搭載実績あり) >>>>>>> 資料はこちらから
可逆画像圧縮	独自フォーマット自然画を40%～60%へ圧縮省ゲート・低レイテンシ・低消費電力 >>>>>>> 資料はこちらから
BCH Codec	後日カタログアップ任意のエラー訂正能力、及びBlock長、符号化率のパラメータのご指示を頂くことにより、Verilog-HDL、テストベンチをご提供いたします。レイテンシ、ゲート規模などのご要望にもご対応致しますので、お気軽にお問い合わせください。
Integer 割り算器（SRTアルゴリズム）	高速演算アルゴリズムの割り算器で低レイテンシを実現します。

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受託設計

案件内容によってはCにてアルゴリズム検討を行い、お客様が満足された時点でRTL設計を開始します。

開発フロー

保有技術

開発環境

開発言語

ツール系

ＩＰ開発

RTL IPラインアップ一覧(Verilog-HDL)

JPEG BaseDCT Encoder

(ASIC、FPGA搭載実績あり)

Video Encoder
(SMPTE 170M, ITU-R BT.470-6準拠）

(FPGA搭載実績あり)

(FPGA搭載実績あり)

画像処理向け帯域圧縮

(ASIC搭載実績あり)

可逆画像圧縮

BCH Codec

Integer 割り算器（SRTアルゴリズム）

C IP ラインアップ　（アルゴリズム検討用）

(アプリケーションとして販売実績あり。ASIC、FPGAへの移植も可能。)

RTL　IP　開発中

(近日RTLリリース予定。)

(近日RTLリリース予定。)

近日開発予定 RTL IP ラインアップ

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案件内容によってはCにてアルゴリズム検討を行い、お客様が満足された時点でRTL設計を開始します。

開発フロー

保有技術

開発環境

開発言語

ツール系

ＩＰ開発

RTL IPラインアップ一覧(Verilog-HDL)

JPEG BaseDCT Encoder

(ASIC、FPGA搭載実績あり)

Video Encoder (SMPTE 170M, ITU-R BT.470-6準拠）

(FPGA搭載実績あり)

(FPGA搭載実績あり)

画像処理向け帯域圧縮

(ASIC搭載実績あり)

可逆画像圧縮

BCH Codec

Integer 割り算器（SRTアルゴリズム）

C IP ラインアップ （アルゴリズム検討用）

(アプリケーションとして販売実績あり。ASIC、FPGAへの移植も可能。)

RTL IP 開発中

(近日RTLリリース予定。)

(近日RTLリリース予定。)

近日開発予定 RTL IP ラインアップ

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Video Encoder
(SMPTE 170M, ITU-R BT.470-6準拠）

C IP ラインアップ　（アルゴリズム検討用）

RTL　IP　開発中